FPGA中复位电路的设计

复位电路也是数字逻辑设计中常用的电路，不管是 FPGA 还是 ASIC 设计，都会涉及到复位，一般 FPGA或者 ASIC 的复位需要我们自己设计复位方案。复位指的是将寄存器恢复到默认值。一般复位功能包括同步复位和异步复位。复位一般由硬件开关触发引起，也可以由复位逻辑控制引起。

icysmile131

1288人浏览 · 2024-06-15 08:37:15

icysmile131 · 2024-06-15 08:37:15 发布

复位电路的作用

数字电路中寄存器和 RAM 在上电之后默认的状态和数据是不确定的，如果有复位，就可以把寄存器复位到初始状态 0，RAM 的数据可以通过复位来触发 RAM 初始化到全 0，因为一般逻辑起始都是从 0 开始变化的，这个是根据设计的需要设定的一个值，如果设计需要寄存器上电复位为 1，也是可以的。

还有就是如果逻辑进入了错误的状态，通过复位可以把所有的逻辑状态恢复到初始值。

复位电路的控制方式

1 按键复位

在硬件电路设计中，一般会留下一个复位按键，按下开关复位，就可以简单快捷地进行复位。

但按键复位存在一个问题，就是一般按键在按下时会产生抖动，释放时也会产生抖动。这是因为大多数按键所使用的开关为机械弹性开关，当我们按下或松开按键时，由于弹片的物理特性，不能立即闭合或断开，往往会在断开或闭合的短时间内产生机械抖动。
按键消抖可分为硬件消抖和软件消抖。硬件消抖主要使用RS触发器或电容等方法实现消抖，一般在按键较少时使用。软件消抖的原理主要为按键按下或松开后延时5ms—20ms采样，这种方法经常使用。
按键去抖的思路是检测到按下时延时 20ms，再检测，如果状态仍为按下，则确认是按下的；如果状态为弹起的，则确认是干扰，无按键按下。
假如rst_in 为一个普通按键，直接连接至 FPGA里面的复位引脚作为全局复位，所以按键消抖的原理为：当 rst_in按键按下时可能会出现抖动，需要等 20ms之后再去检测这个按键是否按下 FPGA里面的这个引脚的电平是否改变）），这样就达到了按键消抖的目的。
如下图所示：

检测到第一次按下（检测到低电平），此时延迟20ms，然后 20ms之后，再次检测是否有稳定的低电平。
由于按键弹片的物理特性，按键按下时会有抖动，也就是说我们其实只按一次，但是实际产生的“按下”却是许多次的，这些许多次集中在这 20ms里。通过延时 20ms，把其他的“按下（也就是抖动）给滤除了。然后再次判断是否有按下，因为有的时候干扰很大。

2 RC复位电路

这种是一种简单的 RC 复位电路，电源接通时候，通过 R1 对 C2 进行充电，经过一段延迟后加到电路当中产生复位信号，这个复位信号的上升速度低于电源的上电速度，当复位引脚检测到高电平时候，系统复位结束，进入正常工作状态。

3 FPGA上电复位

如果在硬件电路设计时没有留下复位按键，对FPGA来说也没有太大问题，因为 FPGA 内部也会有上电复位的功能，就是 POR（Power On Reset）电路。FPGA 芯片内部有一个上电检测模块，一旦检测到电源电压超过检测门限后，就产生一个上电复位脉冲(Power On Reset)并将其送给所有的寄存器，这个脉冲会自动作用在各个寄存器的复位端，和功能复位管脚共同控制寄存器的复位。
另外，就是 FPGA 重新配置之后，也会触发上电复位。

复位电路的类型

同步复位

同步复位指的是当时钟上升沿检测到复位信号，执行复位操作，有效的时钟沿是前提。实现同步复位通常意味着将复位信号与时钟信号同步。

以下是一个简单的例子，展示了如何使用同步复位来重置一个计数器：

module sync_reset_counter(  
    input wire clk,          // 时钟信号  
    input wire rst,          // 同步复位信号（高电平有效）  
    input wire enable,       // 使能信号  
    input wire inc_dec,      // 增减控制信号（例如，1为增，0为减）  
    output reg [7:0] count   // 计数器输出  
);  
  
always @(posedge clk) begin  
    if (rst) begin  
        // 当rst为高电平时，进行同步复位  
        count <= 8'h00; // 计数器被重置为0  
    end else if (enable) begin  
        // 如果复位信号无效且使能信号有效，则更新计数器  
        if (inc_dec) begin  
            // 如果inc_dec为高，则增加计数器  
            if (count < 8'hFF) // 防止计数器溢出  
                count <= count + 1'b1;  
        end else begin  
            // 如果inc_dec为低，则减少计数器  
            if (count > 8'h00) // 防止计数器下溢  
                count <= count - 1'b1;  
        end  
    end  
end  
  
endmodule

在这个例子中，rst是同步复位信号，它是一个高电平有效的信号。当rst为高时，在下一个clk的上升边沿到来时，计数器count会被重置为0。与异步复位不同，同步复位不会立即发生，而是会在下一个时钟边沿发生时生效。

同步复位的优点如下：

能确保复位信号和时钟信号的相位一致，从而避免由于信号传输延迟而导致的问题;
以同步的方式与其他信号进行控制，减少信号冲突的可能性；
避免由于时序问题（如时钟闪烁、时钟脉冲不稳定等）而导致的系统复位不准确或延迟；
便于仿真；
可以使所设计的系统成为 100%的同步时序电路，有利于时序分析，而且可综合出较高的 Fmax；
由于只在时钟有效电平到来时才有效，所以可以滤除高于时钟频率的复位毛刺，可有效避免因毛刺造成的亚稳态和错误。

同步复位也有一些缺点，缺点如下：

复位信号的有效时长必须大于时钟周期，才能真正被系统识别并完成复位任务。由于线路上的延迟，可能需要多个时钟周期的复位脉冲宽度。此外，很难保证复位信号到达各个寄存器的时序，这增加了设计的复杂性。
同步复位是依赖于时钟信号的。如果电路中的时钟信号出现问题，例如时钟停振或者时钟周期不稳定，那么同步复位可能无法完成，导致电路无法正常工作。
由于大多数的逻辑器件的目标库内的 DFF 都只有异步复位端口，所以，倘若采用同步复位的话，综合器就会在寄存器的数据输入端口插入组合逻辑，这样就会一方面额外增加 FPGA 内部的逻辑资源，另一方面也增加了相应的组合逻辑门时延。

异步复位

异步复位指的是无论时钟沿是否到来，只要复位信号有效，就对系统进行复位。实现异步复位电路通常涉及在寄存器或状态机的更新逻辑中包含一个复位信号。

以下是一个简单的例子，展示了如何在Verilog中使用异步复位来重置一个计数器：

module async_reset_counter(  
    input wire clk,          // 时钟信号  
    input wire rst_n,        // 异步复位信号（低电平有效）  
    input wire enable,       // 使能信号  
    input wire inc_dec,      // 增减控制信号（例如，1为增，0为减）  
    output reg [7:0] count   // 计数器输出  
);  
  
always @(posedge clk or negedge rst_n) begin  
    if (!rst_n) begin  
        // 当rst_n为低电平时，进行异步复位  
        count <= 8'h00; // 计数器被重置为0  
    end else if (enable) begin  
        // 如果复位信号无效且使能信号有效，则更新计数器  
        if (inc_dec) begin  
            // 如果inc_dec为高，则增加计数器  
            if (count < 8'hFF) // 防止计数器溢出  
                count <= count + 1'b1;  
        end else begin  
            // 如果inc_dec为低，则减少计数器  
            if (count > 8'h00) // 防止计数器下溢  
                count <= count - 1'b1;  
        end  
    end  
end  
  
endmodule

在这个例子中，rst_n是异步复位信号，它是一个低电平有效的信号。当rst_n为低时，无论时钟信号clk的状态如何，计数器count都会被立即重置为0。当rst_n为高且enable信号也为高时，计数器会根据inc_dec信号的值进行增加或减少。
优点：

大多数目标器件库的 DFF 都有异步复位端口，那么该触发器的复位端口就不需要额外的组合逻辑，这样就可以节省资源；
某些情况下，使用异步复位可以简化逻辑设计。由于复位操作不依赖于时钟信号，因此不需要额外的逻辑来同步复位信号和时钟信号；
可以在任何时间响应复位信号，而不需要等待下一个时钟边沿。这意味着复位操作能够立即发生；
在某些应用中，异步复位可以提高系统的可靠性。例如，在电源上电或复位按钮被按下时，异步复位能够确保系统迅速并可靠地进入已知状态。

异步复位也有一些缺点，缺点如下：

最大的问题在于它属于异步逻辑，问题出现在复位释放时，而不是有效时，如果复位释放接近时钟有效沿，则触发器的输出可能进入亚稳态（此时 clk 检测到的 rst_n 的状态就会是一个亚稳态，即是 0 是 1是不确定的），从而导致复位失败。
可能因为噪声或者毛刺造成虚假复位信号（比如系统正常工作时突然复位）（注意：时钟端口、清零和置位端口对毛刺信号十分敏感，任何一点毛刺都可能会使系统出错，因此判断逻辑电路中是否存在冒险以及如何避免冒险是设计人员必须要考虑的问题）；
静态定时分析比较困难，静态时序分析一般是针对同步设计的，都是基于时钟周期来分析时序的；
对于 DFT（DesignForTest 可测性设计）设计，如果复位信号不是直接来自于 I/O 引脚，在 DFT 扫描和测试时，复位信号必须被禁止，因此需要额外的同步电路；
在某些情况下，异步复位信号可能会与时钟信号或其他输入信号产生冲突，导致冒险现象（冒险条件）。这可能会导致系统进入不确定的状态，需要进行额外的逻辑设计来避免这种情况。

总结下来，我们推荐使用异步复位、同步释放的方式，并且复位信号为低电平有效。即：
1、复位信号到来的有效与否与 clk 无关，而且复位信号的撤除也与 clk 无关，但是复位信号的撤除是在下一个 clk 来到后才起的作用。
2、异步复位同步撤离的目的为了防止复位信号撤除时，可能产生的亚稳态。

这意味着复位操作是异步的（可以在任何时刻发生），但复位后的撤离（即恢复正常的逻辑操作）是同步的（在时钟边沿发生）。

以下是一个使用这种策略的计数器的Verilog代码示例：

module async_reset_sync_release_counter(  
    input wire clk,          // 时钟信号  
    input wire rst_n,        // 异步复位信号（低电平有效）  
    input wire enable,       // 使能信号  
    input wire inc,          // 增加控制信号  
    output reg [7:0] count   // 计数器输出  
);  
  
// 初始化计数器为0，但注意这里不会立即生效，因为Verilog没有真正的初始化语句  
reg [7:0] count_reg = 8'h00; // 使用局部变量进行初始化  
  
always @(posedge clk or negedge rst_n) begin  
    if (!rst_n) begin  
        // 异步复位，任何时候rst_n为低时，计数器立即被置0  
        count_reg <= 8'h00;  
    end else begin  
        // 同步撤离，在rst_n为高且时钟上升边沿到来时，根据enable和inc更新计数器  
        if (enable) begin  
            if (inc) begin  
                if (count_reg < 8'hFF) // 防止计数器溢出  
                    count_reg <= count_reg + 1'b1;  
            end  
        end  
    end  
end  
  
// 同步输出到外部接口  
assign count = count_reg;  
  
endmodule