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fpga开发

基于Vivado平台实现FPGA程序在线更新升级

1.目的：1.目的：基于Vivado平台，通过对MT25QL256 SPI FLASH进行在线烧写，实现FPGA程序在线更新升级。2.

Lzy金壳bing
2026-02-25 19:29:22

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#fpga开发
XDMA 技术及在 Windows 平台的应用实践

XDMA是Xilinx FPGA提供的高性能数据传输机制，基于PCIe总线实现FPGA与主机内存的高速数据交换。在Windows平台下，XDMA架构包含FPGA端硬件IP、Windows驱动和用户态应用三部分。用户可通过SetupAPI枚举设备，使用ReadFile/WriteFile实现DMA读写。实践时需注意偏移定位、设备路径编码转换等问题，大数据传输建议采用异步方式。XDMA适用于高速采集、

unicrom
2026-01-24 17:31:18

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#fpga开发
【Xilinx FPGA】7 Series 收发器架构与时钟设计

Xilinx 7 系列器件提供了四类高速串行通信收发器，分别是 GTP、GTX、GTH 和 GTZ，支持 500Mbps 至 28.05 Gbps 传输速率，覆盖不同性能与成本需求。本文主要介绍 Xilinx 7 系列器件高速串行收发器概述、核心架构与时钟设计。

洋洋Young
2026-01-24 18:15:04

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#fpga开发
基于FPGA的图像形态学腐蚀处理Verilog开发与开发板硬件测试

本文介绍了基于FPGA的图像形态学腐蚀算法硬件实现方案。系统在原有仿真版本基础上新增了图像存储、HDMI接口、时序处理和RGB转DVI等模块，使用Vivado 2022.2开发环境。通过并行处理架构，实现了对1280×720分辨率图像的二值化处理和形态学腐蚀运算，支持按键切换显示原图或腐蚀效果图。文章详细阐述了硬件测试参数、核心程序结构（包括RGB通道处理、灰度转换和腐蚀运算模块）以及形态学腐蚀算

 aycd1234
2026-01-20 14:55:37

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#fpga开发
主流FPGA厂商对SystemVerilog的支持现状

Xilinx Vivado高度支持2009标准大部分特性(接口、枚举等)，Intel Quartus良好支持2005标准核心功能，Microchip/Lattice仅支持基本特性。三大厂商均完全支持always_comb/ff/latch、logic/bit类型、打包数组等核心语法。建议根据目标器件选择工具版本：Vivado 2018.1+、Quartus 18.0+、Diamond 3.12+可

 GateWorld
2026-01-19 20:50:27

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#fpga开发
Xilinx FPGA Flash启动时钟频率

摘要：Artix-7 FPGA从SPI Flash启动时，配置时钟频率需综合考虑器件规格、Flash性能和PCB设计。官方推荐配置时钟不超过66MHz（-2速度等级），常用33MHz（高兼容性）或50MHz（平衡速度与稳定性）。关键因素包括：Flash支持的最高频率（如W25Q系列104MHz）、PCB信号完整性（走线质量决定可用频率上限）。配置频率通过Vivado的Bitstream Setti

Js_cold
2026-01-17 21:18:56

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#fpga开发 #单片机 #嵌入式硬件
三、语法篇_Verilog

状态机是在有限个状态之间按一定规律转换的时序电路，状态机适合在fpga里面的顺序执行，因为Verilog是并行的。状态机的输出是由输出组合逻辑G提供的，G也是当前状态和输入信号的函数，用电子门锁举例：密码为8023。时序逻辑电路中，任一时刻的输出不仅取决于当前信号，还取决于电路原来的状态，或者说还与以前的输入有关，因此时序逻辑必须具备记忆功能。---电路实现（后端）寄存器表示一个被抽象的数据存储单

 最遥远的瞬间
2026-01-16 23:42:43

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#fpga开发
FPGA 组合逻辑和时序逻辑

摘要：Vivado在实现阶段出现多驱动错误(DRCMDRV-1)，分析发现两段代码存在问题。第一段实现数据累加，第二段实现极值查找，均因在for循环中使用非阻塞赋值(<=)导致：1) 时序逻辑中非阻塞赋值会推断寄存器，使循环比较失效；2) 多实例并行驱动同一寄存器造成冲突。正确做法应遵循"计算用阻塞，输出用非阻塞"原则：循环内临时计算使用阻塞赋值(=)，最终输出使用非阻塞

 不敢想哦！！！
2026-01-17 11:33:22

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#fpga开发
从接口选型到体系结构认知——谈 CPU–FPGA–DSP 异构处理系统与同构冗余设计

本文探讨了异构处理系统架构的核心概念，通过分析CPU、FPGA和DSP组合的系统连接方式，揭示了接口选型背后的架构逻辑。文章指出，异构系统是指包含不同指令体系和处理范式的处理单元组合，而eLBC和XINTF接口的选择体现了不同处理器的架构优势。同时阐明了同构处理系统与同构型双余度产品的区别，强调一个系统可以同时具备异构处理架构和同构型双余度特性。这种理解有助于工程师从体系结构层面把握处理器组合、接

 程序猿0067
2026-01-10 22:38:12

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#fpga开发
XIlinx FPGA使用LVDS的电源与电平关键指南

摘要：本文总结了Xilinx 7系列、UltraScale/UltraScale+ FPGA及MPSoC器件使用LVDS接口的关键注意事项。重点包括：1) HP Bank的LVDS输出需1.8V VCCO，HR/HD Bank需2.5V；2) LVDS输入允许VCCO不匹配但需禁用内部终端电阻；3) 不支持原生LVDS_33标准；4) 双向LVDS必须严格匹配VCCO电压；5) 必须确保信号电平符

 s0907136
2026-01-07 09:17:22

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#fpga开发
FPGA DSP模块使用中不易察觉的坑

FPGA芯片中的DSP硬核是高性能计算的关键资源，但使用不当会导致功能错误、性能下降等问题。本文总结了三大类常见陷阱：功能正确性：有符号/无符号数混用导致隐式转换错误；复位策略不匹配造成初始值异常；乘累加模式下饱和/进位逻辑配置不当。性能优化：流水线深度不足限制频率；位宽过度扩展浪费资源；跨时钟域数据引发时序问题。系统集成：IP核配置冲突；功耗热效应导致性能衰减；仿真模型与硬件行为差异；工具

 GateWorld
2026-01-07 22:29:09

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#fpga开发
GM-3568JHF丨ARM+FPGA异构开发板系列教程：外设教程 05 蓝牙

参数规格芯片型号蓝牙版本协议支持工作频段2.4GHz ISM 频段 (2.402~2.480GHz)调制方式FHSS (跳频扩频)发射功率Class 2 (最大 4dBm)接收灵敏度传输距离10 米 (Class 2)数据速率最大 3Mbps (EDR)

ShiMetaPi
2025-12-23 15:13:16

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#arm开发 #fpga开发
基于FPGA的数字示波器设计和硬件调试,将正弦波形通过HDMI接口在屏幕上动态显示

本文介绍了一种基于FPGA的数字示波器系统设计。该系统通过DDS-IP核生成标准正弦波形，并转换为HDMI显示格式在显示器上呈现。系统包含DDS信号生成、波形缓存、HDMI视频驱动和时钟管理等模块。FPGA作为控制核心，负责模块调度、数据处理和时序同步，实现正弦波形的精确显示。文中详细说明了系统原理、核心程序及硬件测试效果，并提供了完整的工程文件获取方式。该系统实现了数字示波器的基本功能，具有较好

 可编程芯片开发
2025-12-23 20:31:55

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#fpga开发
50天学习FPGA第21天-verilog的时序与延迟

本文介绍了硬件功能验证中的时序验证方法，重点阐述了Verilog中的三种延迟模型：分布延迟（独立元件延迟）、集总延迟（模块输出汇总延迟）和引脚到引脚延迟（输入/输出路径延迟）。详细说明了如何通过specify块设置路径延迟、定义参数及状态依赖路径延迟，并介绍了时序检查系统任务（$setup、$hold、$width）的使用方法。最后概述了延迟反标注流程：从RTL功能仿真到门级网表转换，通过版图前后

 第二层皮-合肥
2025-12-14 21:38:21

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#fpga开发 #学习
FPGA（采用RGMII接口）逻辑实现千兆网TCP/IP协议栈调试记录

本文基于Xilinx FPGA xc7v690tffg1761-2和Vivado2018.3平台，针对优数科技PCIe-404/SOM-404板卡在TCP/IP通信中的PING异常问题展开研究。测试发现FPGA与上位机能正常交互ARP/TCP报文，但PING请求存在校验和错误。通过分析发现PHY芯片输入数据存在误码，经排查确认是PCB走线问题。通过MDIO配置调整YT8531SH PHY芯片的RX

15608207219
2025-12-05 21:01:17

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#fpga开发 #tcp/ip #网络协议
USB3.0PHY介绍

首先我们需要了解PHY具体完成哪些工作以及我利用FPGA能实现哪些工作才能实现USB通信。要实现USB通信大致需要两部分：Controller和PHY两部分，Controller大多为数字逻辑实现（逻辑控制主要分为：MAC、CSR以及FIFO，MAC部分主要按照USB协议进行数据的打包和分解，并按照PIPE（USB3.0）或者UTMI（2.0）的总线的数据格式发送给PHY（2.0或者3.0）；C

第二层皮-合肥
2025-11-15 18:15:00

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 42

#fpga开发
Verilog运算符

Verilog提供了丰富的运算符，包括算术、关系、逻辑、位运算、移位、条件等运算符。算术运算符(+-*/%)处理数值运算；关系运算符(><==)比较数值；逻辑运算符(&& || !)进行布尔运算。特别注意区分"=="和"==="运算符的差异，以及阻塞(=)与非阻塞(<=)赋值的区别。位运算符(~ & | ^)逐位操作

 Js_cold
2025-11-08 19:58:37

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 28

#fpga开发 #开发语言
(* ASYNC_REG = “true“ *) (* shift_extract = “{no}“ *)

摘要：本文介绍了FPGA设计中的两个关键属性：(ASYNC_REG="true")用于标识异步时钟域同步链的寄存器，确保它们被集中放置以提高可靠性；(shift_extract="{no}")则禁止工具将寄存器优化为SRL，强制使用触发器实现移位寄存器。通过典型应用示例展示了如何结合使用这两个属性来处理异步信号同步问题，防止亚稳态并保证时序一致性。最后给出综

 Js_cold
2025-11-04 16:09:06

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#fpga开发
100%全国产化4路125M FMC子卡

100%全国产化基于FMC标准设计，实现4路16bit/125MSPS ADC采集功能，遵循 VITA 57 标准，子卡可以直接与符合FMC规范的 FPGA 载板连接使用。子卡 ADC 器件支持多款国产AD9653芯片，用户可以通过 FMC 接口配置芯片工作状态。该板卡ADC采集通道的实测采集指标信噪比（SNR）和无杂散动态范围（SFDR）可对标进口AD9653，可实现优异的采集性能。

FPGA_ADDA
2025-11-04 14:01:44

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#fpga开发
国产MCU芯片在船舶压力传感器中的应用探索与实践

近年来，我国MCU芯片产业取得了显著进展，以国科安芯推出的AS32A601型MCU为代表的国产芯片，基于32位RISC-V指令集架构，具备高安全、低失效、多IO和低成本等特点，满足商业航天级和汽车级应用需求。同时，优化封装结构设计，采用多层防护的气密封装方式，能够有效阻隔湿气和盐雾的侵入，确保芯片在高湿度环境下的正常工作。本文综述了国产MCU芯片在船舶压力传感器中的研究进展与应用实践，重点分析了国

 国科安芯
2025-10-28 21:53:43

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 30

#单片机 #嵌入式硬件 #fpga开发 +2
Verilog和FPGA的自学笔记6——计数器（D触发器同步+异步方案）

本文介绍了Verilog中的阻塞与非阻塞赋值，异步和同步二进制计数器的实现原理。通过D触发器构建的异步计数器利用分频原理实现二进制计数，而同步计数器则通过异或门和与门的巧妙组合实现。文章提供了详细的代码示例和仿真验证方法，帮助读者理解硬件编程与软件编程的差异，并掌握Verilog的基本应用。

bnsarocket
2025-10-15 11:01:28

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 28

#fpga开发
FPGA强化-串口RS485

本文介绍了RS485串口通信标准及其应用实现。RS485相较于RS232具有更强的抗干扰能力和更远的传输距离（可达千米），支持多点连接，广泛应用于工业控制等领域。文章详细讲解了RS485的差分传输原理及其抗干扰机制，并提供了一个基于FPGA开发板的实践案例：通过RS485接口实现两块开发板之间的流水灯和呼吸灯控制。实验包含硬件连接、程序设计（含按键消抖、LED控制、串口收发等模块）、仿真验证和上板

 Morgana770
2025-10-13 17:51:16

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#fpga开发
Verilog和FPGA的自学笔记3——仿真文件Testbench的编写

博客介绍了FPGA开发中仿真文件的基本写法。主要内容包括：1. 时间尺度指令的语法和作用，解释了时间单位与精度的关系；2. 仿真模块的组成，重点讲解了信号类型定义（reg/wire）、信号初始化和模块例化的方法；3. 通过点亮LED的实例代码，展示了完整的仿真文件结构。文章还分享了作者使用ModelSim进行仿真的经验，并提供了相关软件的按键位置说明。最后附上了系列文章的链接，方便读者查阅前文。

bnsarocket
2025-10-08 15:46:12

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 16

#fpga开发
Zynq开发实践（FPGA之第一个vivado工程）

【声明：版权所有，欢迎转载，请勿用于商业用途。联系信箱：feixiaoxing @163.com】数字电路设计，如果仅仅是写写代码，做做verilog仿真，那么其实是不需要转移到fpga上面的。这就好比是算法工程师，他做好了算法，写好了matlab仿真之后，如果仅仅是为了发论文，这个时候其实目的已经达到了。但是我们最终是需要用verilog做产品的，也就是所有的电路都要port

嵌入式-老费
2025-09-12 08:18:08

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 8

#fpga开发
【硬件测试】基于FPGA的16PSK+卷积编码Viterbi译码硬件片内测试,包含帧同步,信道,误码统计,可设置SNR

本文介绍了一种基于FPGA的16PSK+卷积编码通信系统实现，包含调制解调、帧同步、维特比译码、误码统计等功能模块。系统采用16PSK调制技术，通过改变载波相位传输4比特/符号信息，并配合(2,1,7)卷积编码和维特比译码提升抗干扰能力。硬件测试在Vivado 2022.2环境下完成，通过ILA在线采集模块验证了不同SNR条件下的性能。文章详细阐述了16PSK调制原理、帧同步方法和卷积编解码算法，

我爱C编程
2025-09-02 21:12:43

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#fpga开发
Zynq开发实践（Verilog、仿真、FPGA和芯片设计）

【声明：版权所有，欢迎转载，请勿用于商业用途。联系信箱：feixiaoxing @163.com】 zynq最大的优势，就是把arm和fpga结合在一起了。这样一颗soc里面，就可以用软件去驱动外设ip，这是之前没有过的体验。因为以前，arm和fpga通信，大多数都是分列式设计，arm是单独的一颗soc，fpga也是单独的芯片，两者通过外部总线沟通，比如pcie等等。现在有了zy

嵌入式-老费
2025-08-24 20:01:52

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 13

#fpga开发
FIFO通讯速率＞ 30MB/s，CH346保障FPGA与PC的高速通道稳定高效

国产芯片CH346作为高速USB转FIFO接口转换芯片，为FPGA与主机系统间数据传输提供了高效解决方案。其优势包括：30MB/s+的高速传输性能、支持多种接口模式、灵活的电压适配设计，相比传统FT232HL芯片具有更优的性价比和系统集成简易性。CH346特别适合FPGA在高速数据采集、图像处理等场景中的应用，其国产化特性也确保了供货稳定性和技术支持优势。

芝士爱沙拉
2025-08-19 17:28:20

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 28

#fpga开发
FPGA硬件设计1 最小芯片系统-Altera EP4CE10F17C8、Xilinx xc7a100t

介绍了Altera EP4CE10F17C8、Xilinx xc7a100t的最小系统，包括供电、BANK等。

陌夏微秋
2025-08-11 16:54:27

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 27

#fpga开发 #嵌入式硬件 #实时音视频 +3
FPGA+护理：跨学科发展的探索（二）

本文探讨了FPGA技术在精神医学护理领域的创新应用。在实时监测方面，FPGA通过多通道数据采集、实时信号处理、异常事件检测等功能，显著提升了生理指标、神经电活动等关键参数的监测性能，处理速度比传统CPU快5-10倍，延迟降至纳秒级。在影像处理场景中，FPGA可加速sMRI、fMRI等医学影像的分析，为精神疾病诊断提供支持。典型应用案例包括多通道脑电监测系统、实时多巴胺监测系统等，展示了FPGA在提

 I＇m a winner
2025-08-11 22:24:46

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 25

#fpga开发
XCKU035‑1SFVA784C Xilinx FPGA KintexUltraScale AMD

摘要：XCKU035-1SFVA784C是Xilinx Kintex UltraScale系列FPGA，采用20nm工艺，具有207,360个LUT、5.9Mb BlockRAM和360个DSP48E2切片，支持高速串行通信（16.3Gbps收发器）和多种协议。该器件提供动态功耗优化、安全启动和部分动态重配置功能，适用于中高端应用。封装为784-ball BGA，商业级温度范围。文中还列出了该系列

 XINVRY-FPGA
2025-07-22 21:14:32

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#fpga开发 #人工智能 #嵌入式硬件 +3
软硬件协同仿真和验证的标准接口协议SCE-MI简介

配合EOM（消息结束）标记，生产者可通过eom=1标识消息边界，基础设施确保跨位宽转换时EOM仅出现在末位元素（如喷嘴模式中消费者读取整帧时置位），解决了可变长消息的边界同步问题。SCE-MI采用消息/事务导向的通信方式而非事件驱动，有效避免了传统接口在高速仿真环境中的通信瓶颈，同时支持事务级模型在仿真和仿真环境间的双向迁移，为EDA行业提供了统一的验证接口标准，解决了不同厂商API不兼容

 写代码只需ctrl＋cv
2025-07-23 23:34:57

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 27

#fpga开发
FPGA通信设计十问

简单来说，调制是 “把有用信息加载到载波上” 的过程，解调是 “从载波中提取出有用信息” 的过程，二者配合完成 “信息发送 — 传输 — 接收” 的闭环。

霖00
2025-07-11 17:13:58

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#fpga开发 #人工智能 #运维 +3
如何将FPGA设计验证效率提升1000倍以上(2)

与适用于算法设计、接口控制等全同步设计采用的时钟断点相比，本文介绍的事件断点功能，适用于对包含UART、以太网等通信接口在内，较复杂的FPGA应用开发设计。

forgeda
2025-07-04 20:58:23

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#fpga开发 #前沿技术
FPGA笔记——ZYNQ-7020运行PS端的USB 2.0端口作为硬盘

略，正常操作。

阳排
2025-06-25 20:29:30

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 11

#fpga开发
基于FPGA的QPSK软解调+卷积编码Viterbi译码通信系统开发,包含帧同步,信道,误码统计,可设置SNR

摘要：本文介绍了一种基于FPGA的QPSK软解调与卷积编码Viterbi译码通信系统。系统包含QPSK调制/软解调模块、(2,1,7)卷积编码模块、维特比译码模块、AWGN信道模块、帧同步及误码统计模块，支持SNR参数设置。实验表明，在SNR=2dB时系统误码率为0，性能优于传统QPSK系统。文章详细阐述了系统架构及各模块实现原理，包括QPSK调制解调、帧同步算法及卷积编解码理论，并提供了Veri

我爱C编程
2025-06-25 12:59:56

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#fpga开发
【EDA软件】【联合Modelsim仿真使用方法】

业界EDA工具仿真功能是必备的，例如Vivado自带仿真工具，且无需联合外部仿真工具，例如MoodelSim。FUXI工具仿真功能需要联合Modelsim，才能实现仿真功能。

白杨树田
2025-05-17 19:28:25

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#fpga开发
why FPGA喜欢FMC子卡？

MES-FMC-LPC-IO子卡为FPGA开发板FMC接口扩展2路40pin扩展IO，共68个用户IO，提供丰富的IO连接外部设备，MES-FMC-LPC-IO子卡的40pin扩展IO与小眼睛科技FPGA开发板的40pin IO线序一致，配套外设模块在MES-FMC-LPC-IO子卡上可直接连接使用。：采用 FMC 标准的设计，可通过更换 FMC 模块并对 FPGA 设计略作调整，将现有的 FPG

小眼睛FPGA
2025-05-14 18:36:35

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#fpga开发
FPGA：Xilinx Kintex 7实现DDR3 SDRAM读写

通过MIG IP核，Kintex-7 FPGA可以高效实现DDR3 SDRAM的读写。核心步骤包括：配置MIG生成控制器、设计用户逻辑、验证时序、仿真测试和硬件调试。结合Xilinx文档和参考设计，可快速搭建可靠的DDR3接口。

搬砖的小码农_Sky
2025-05-14 22:07:49

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#fpga开发 #硬件架构 #硬件工程
ZYNQ笔记（二十一）： VDMA HDMI 彩条显示

ZYNQ学习笔记

 W以至千里
2025-05-12 23:19:30

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#fpga开发 #嵌入式硬件
ZYNQ笔记（二十）：Clocking Wizard 动态配置

ZYNQ PS端通过 AXI4Lite 接口配置 Clocking Wizard IP核输出时钟频率

 W以至千里
2025-05-12 22:25:01

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#fpga开发
[官方IP] Shift RAM

Xilinx Shift RAM IP 是 AMD Xilinx 提供的一个 LogiCORE™ IP 核，用于在 FPGA 中实现高效的移位寄存器（Shift Register）。该 IP 核利用 FPGA 的分布式 RAM（Distributed RAM）或块 RAM（Block RAM）资源，创建一个可配置的移位寄存器，支持用户定义的宽度和深度，适用于需要数据延迟、数据缓冲或流水线处理的场景

 S＆Z3463
2025-04-26 10:47:51

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#tcp/ip #fpga开发 #网络协议
ZYNQ笔记（九）：定时器中断

ZYNQ学习笔记

 W以至千里
2025-04-20 17:16:36

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#单片机 #嵌入式硬件 #fpga开发
FPGA时序分析与约束（11）——时钟组

如果不进行正确的时钟组区分，时序工具（如Vivado）默认会检查所有时钟之间的路径。如果两个时钟实际是异步的（如来自不同晶振），但未声明为异步组，工具会强制分析它们的时序关系（例如建立时间/保持时间）。由于异步时钟的相位关系随机，这种分析毫无意义，且会生成大量虚假违例，干扰真正的时序问题定位。

apple_53311083
2025-04-13 22:03:34

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#fpga开发